Yeni Kayıt
Konudaki Resimler
|
Hızlı 
Bildirim
FPGA
Sıcak Fırsatlarda Tıklananlar
Editörün Seçtiği Fırsatlar
Daha Fazla 
Bu Konudaki Kullanıcılar:
Daha Az 
1 Misafir - 1 Masaüstü
Giriş
Mesaj
-
-
tam olarak ne demk istedin açıklar mısın -
amatör mü yoksa iş için mi istiyorsun. Emüleden bir kaç tane bununla ilgili döküman bulmuştum. Ama fpga ile hiç ilgilenmedim. Nasip olursa şubat ayına doğru xilinx den 50$ lık CPLD started kiti almayı düşünüyorum. -
(ABC'+A'BC+ABC)(X+Y'+Z)
FONKSİYONUN mul. ile gerçekleştirmem lookup table dan giriş değerlerini ayarlamam gerekiyor şematik olarak devreyi çizmem gerekiyor.... -
İnternette aşağıdaki sayfayı buldum. Dikkatli incelersen o sayfada
Declare statements başlığının orada kapılarla basit bir devre çizmiş. Yanındada vhdl dilinde karşılığını vermiş.
Sayfada gerekli temel bililer var.
Sol üst köşedeki menuye basarak diğer sayfalarıda inceleyebilirsin.
İnşallah işini görür. -
VHDL ogren ve VHDL'de yaz.inan daha kolay olur.... -
quote:
Orjinalden alıntı: minicikdev
VHDL ogren ve VHDL'de yaz.inan daha kolay olur....
Sizin bu konularda bilginiz var herhalde. Ben bu konuya trene bakar gibi bakıyorum. Yukarda verdiğim linki internette gezerken bulduydum ve çok hoşuma gitti. Şubat tatilinde dersler yokken xilinx CPLD started kit alıp çalışmayı düşünüyorum. Emuleden de birkaç döküman buldum. Bu işe başlarken neleri tavsiye edersiniz? -
minicikdev arkadaşımın dediğine katılıyorum, vhdl ile yazmak cok daha kolay olur.
Output=(ABC'+A'BC+ABC)(X+Y'+Z) ifadesi Vhdl ile şu olur:
Output<= ((a and b and (not c)) or ((not a) and b and c) or (a and b and c)) and (x or (not y) or z);
Bu arada fark ettiysen bu ifade daha da küçültülebiliyor. ABC'+ABC=AB, bu sadelestirmeden sonra ifade suna donusur (AB+A'BC)(X+Y'+Z).
Bunun icin vhdl kodu da su olur:
output<= ((a and b) or ((not a) and b and c)) and (x or (not y) or z);
Gördüğün gibi tek bir satır kod ile bu ifadeyi vhdl'de yazabilirsin. Ama sanırım bunu okuldan proje olarak istemişlerdir. Dolayısıyla illa şematik ile yapmak istiyorsan kullanacağın FPGA'in önemi var. Eğer FPGA olarak Xilinx kullanıyorsan internetten ücretsiz olan ISE Webpack yazılımını indir. Onun Schematic Editorunu kullanarak "ve" "veya" "degil" kapılarını birleştirerek istediğin ifadeyi gerçekleştirebilirsin.
-
merhaba meraklısına...aşağıdaki linki buldum demişsinde ben linki göremiyom
:( -
iaydinc walla hoca eğer vhdl le yazmamı isteseydi seve seve yazardım ama hoca şematik olarak ve look-up table ve multiplexer kullanarak yapmamı istiyor.verdiğin link için teşekkürler.
:(
kolay gelsin -
demekki eklemeyi unutmuşum. 
http://www.hobby-elec.org/e_cpld4_3.htm
http://www.hobby-elec.org/e_cpld.htm -
thnx -
Thnx=? türkçe konuşalım please -
teşekkürler -
Kullacağın multiplexer için bir sınır var mı? Sınır yoksa 64'e (64= 2 üzeri 6, burada 6 input sayından kaynaklanıyor) 1'lik tek multiplexer ve 64lük bir Look up table ile yapabilirsin.
Multiplexer'ın 6 select inputu için A,B,C,X,Y,Z gireceksin ve multiplexer'ın 64 inputuna sana verilen ifadedekine uygun bir şekilde 1,0 gireceksin (bu da look up table oluyor). Kolay gelsin.
Sayfa:
1
Ip işlemleri
Bu mesaj IP'si ile atılan mesajları ara Bu kullanıcının son IP'si ile atılan mesajları ara Bu mesaj IP'si ile kullanıcı ara Bu kullanıcının son IP'si ile kullanıcı ara
KAPAT X
Bu mesaj IP'si ile atılan mesajları ara Bu kullanıcının son IP'si ile atılan mesajları ara Bu mesaj IP'si ile kullanıcı ara Bu kullanıcının son IP'si ile kullanıcı ara
KAPAT X
